数字设计与计算机架构课程的第三讲笔记

数字设计与计算机架构课程笔记

ETH Zürich 2023春季学期·第三讲：组合逻辑

晶体管
- 类型：n型MOS（nMOS）和p型MOS（pMOS）。
- 功能：作为电压控制开关，通过栅极电压控制导通/截止。
- 互补作用：
  - nMOS：栅极高电平导通，用于“拉低”输出（连接地）。
  - pMOS：栅极低电平导通，用于“拉高”输出（连接电源）。
逻辑门
- CMOS结构：
  - NOT门：单个nMOS和pMOS互补连接。
  - NAND/AND门：串联nMOS和并联pMOS（NAND），或相反（AND）。
- 优势：低静态功耗、高抗干扰能力。
延迟与功耗
- 动态功耗：由信号翻转（充放电）引起，与频率和负载电容成正比。
- 静态功耗：由泄漏电流导致，随晶体管尺寸缩小而增加。
- 延迟影响因素：晶体管尺寸、负载电容、互联线长度。
摩尔定律
- 核心趋势：集成电路上可容纳的晶体管数量每18-24个月翻一番。
- 技术挑战：
  - 面积：晶体管尺寸缩小受物理极限限制（量子隧穿效应）。
  - 功耗：动态功耗因频率提升而增加，静态功耗因泄漏电流增大。
  - 延迟：互联线延迟占主导，需通过并行处理、流水线等优化。

逻辑电路基础
- 规范：
  - 功能规范：输入输出关系（布尔方程）。
  - 时序规范：延迟、建立/保持时间。
布尔代数与逻辑简化
- 核心目标：
  - 减少逻辑门数量，降低面积、功耗和延迟。
  - 优化电路结构，提升性能。
- 工具：
  - 布尔代数规则：交换律、结合律、分配律、德摩根定理等。
  - 卡诺图：图形化简化多变量逻辑表达式。
标准形式
- 积之和（SOP）：最小项的逻辑或（如：AB + AC）。
- 和之积（POS）：最大项的逻辑与（如：(A+B)(A+C)）。
- 唯一性：通过最小项/最大项索引确保唯一表示。
组合逻辑块
- 译码器：将n位输入转换为2ⁿ个输出，用于地址解码。
- 多路选择器（MUX）：通过控制信号选择多个输入之一。
- 全加器：实现两个1位加数及进位输入的加法，输出和与进位。
- PLA（可编程逻辑阵列）：基于SOP形式的可编程逻辑电路。